OPERAÇÃO SIMULTÂNEA DE BANCO MÚLTIPLO PARA UMA MEMÓRIA FLASH

Classificação IPC

Prioridades unionistas

Resumo técnico

"OPERAÇÃO SIMULTÂNEA DE BANCO MÚLTIPLO PARA UMA MEMÓRIA FLASH". Arquitetura de decodificação e memorização de endereço para uma memória flash de operação simultânea de banco múltiplo (ou banco N) é descrita. Pela duração de uma operação de leitura em um banco dos bancos N, uma operação de gravação só pode ser efetuada em qualquer um dos outros bancos N-1. Pela duração de uma operação de gravação em um banco dos N bancos, a operação de leitura só pode ser efetuada em qualquer um dos outros N-1 bancos. A arquitetura de memorização e de decodificação de endereço inclui um circuito lógico de controle (218), um circuito de seleção de endereço localizado em cada um dos bancos N, e circuito de memória de endereço (220). O circuito lógico de controle (218) é utilizado para gerar N sinais de seleção de leitura para selecionar um banco dos N bancos para uma operação de leitura e N sinais de seleção de gravação para selecionar outro banco dos N bancos para uma operação de gravação. Cada circuito de seleção de endereço é configurado para receber do circuito lógico de controle (218) um respectivo dos N sinais de seleção de leitura e um respectivo dos N sinais de seleção de gravação. O circuito de memorização de endereço (220) é utilizado para fornecer simultaneamente um endereço de gravação e um endereço de leitura para acessar células da memória central. As primeiras respectivas parcelas dos endereços de gravação e de leitura são fornecidas para o circuito lógico de controle (218) para gerar os respectivos N sinais de seleção de leitura e os N sinais de seleção de gravação. As respectivas segundas parcelas dos endereços de gravação e de leitura são fornecidas para o respectivo circuito de seleção de endereço.