Patente de Invenção CIRCUITO, MÉTODO E MEMÓRIA DE VERIFICAÇÃO E DEPURAÇÃO DE ERROS — IPC G06F 11/10. Figura publicada pelo INPI na Revista da Propriedade Industrial.
CIRCUITO, MÉTODO E MEMÓRIA DE VERIFICAÇÃO E DEPURAÇÃO DE ERROS. Nas modalidades da presente revelação são fornecidos um circuito, método e memória de ECS. O circuito de ECS compreende um módulo de controle de ECS, um módulo de geração de comandos, um módulo de contagem de endereços e um módulo de rastreamento e registro de erros, em que o módulo de controle de ECS é configurado para receber um sinal de controle de modo e gerar um sinal de comando ECS de acordo com o sinal de controle de modo; o módulo de geração de comandos é configurado para gerar um sinal de comando interno de acordo com o sinal de comando de ECS, sendo que o sinal de comando interno é usado para executar uma operação de ECS correspondente; o módulo de contagem de endereços é configurado para realizar a contagem de endereços de acordo com o sinal de comando interno e gerar um sinal de extremidade de contagem quando a contagem de um endereço alvo é concluída; e o módulo de rastreamento e registro de erros é configurado para receber um sinal de erro e gerar um sinal de rastreamento de erro de acordo com o sinal de extremidade de contagem e o sinal de erro, sendo que o sinal de rastreamento de erro é usado para registrar informações de erro de operação de ECS.
Histórico de despachos
Publicações na Revista da Propriedade Industrial (RPI).
