APARELHO DE MEMÓRIA NÃO-VOLÁTIL, APARELHO COMPREENDENDO UMA PLURALIDADE DE BANCOS DE MEMÓRIA FLASH, MÉTODO DE REALIZAÇÃO DE LEITURA BURST EM UMA MEMÓRIA NÃO-VOLÁTIL, ASSÍNCRONA, SISTEMA DE COMPUTADOR E MÉTODO DE OPERAÇÃO DE MEMÓRIA FLASH

IPC Classification

Priority claims

Abstract

Patente de Invenção: "MEMÓRIA PRINCIPAL À BASE DE MEMÓRIA FLASH". Um chip de memória flash que pode ser comutado para quatro modos diferentes de leitura é descrito. Os sistemas computacionais e hierarquias que exploram esses modos também são descritos. No primeiro modo de leitura, modo flash assíncrono, a memória flash é lida como uma memória flash padrão. Neste modo, a leitura do conteúdo de um primeiro endereço deve ser completada antes de um segundo endereço a ser lido poder ser especificado. No segundo modo de leitura, modo flash síncrono, um sinal de clock é provido para o chip flash e uma série de endereços pertencentes a um bloco de dados são especificados, um endereço por traço de clock. Então, o conteúdo armazendo nos endereços específicos para o bloco é extraído sequencialmente durante os traços de clock subsequentes, na ordem em que os endereços forma providos. Alternativamente, se um único endereço for provido para o chip flash quando ele estiver no modo síncrono, os endereços subsequentes para o bloco serão gerados no chip flash eo bloco de dados então será provido como uma saída do chip flash. No terceiro modo de leitura, modo de DRAM (memória de acesso randômico dinâmica) assíncrono, a memória flash amula uma DRAM, Assim, enedereços de linha e coluna são varridos com estrobo na memória flash usando sinais de estrobo de endereços de linha e coluna. A memória flash então converte os endereços de linha e coluna internamente em um único endereço e provê como saída dos dados armazenados naquele único endereço. Mais ainda, embora a memória flash não necessite de um período de pré-carga extenso ou de ser restaurada, quando no modo de DRAM assíncrono, a memória flash responde a períodos de pré-carga e ciclos de restauração como a faria uma DRAM. Portanto, quando no modo de DRAM assíncrono, a memória flash pode ser controlada por meio de um controlador de DRAM padrão. No quarto modo de leitura, o modo de DRAM síncrono, as características do segundo e do terceiro modos são combinados para levar uma memória flash que emula uma DRAM síncrona.