ELEMENTO DE RETARDO DIFERENCIAL, LINHA DE RETARDO DIFERENCIAL, ALINHADOR DE FASE, SINCRONIZADOR DE BITS E CONTROLE DE FUNÇÃO PARA O MESMO, E, GERADOR DE REFERÊNCIA AUTO-ADAPTÁVEL

IPC Classification

Priority claims

Abstract

Patente de Invenção "ELEMENTO DE RETARDO DIFERENCIAL, LINHA DE RETARDO DIFERENCIAL, ALINHADOR DE FASE, SINCRONIZADOR DE BITS E CONTROLE DE FUNÇÃO PARA O MESMO, E, GERADOR DE REFERÊNCIA AUTO-ADAPTÁVEL". A presente invenção apresenta um sincronizador de bits para a interpretação de um fluxo de dados de bit recebido em um receptor quando ativado por sinal de relógio isócrono ou plesiosócrono que situa-se no domínio de tempo do receptor. Isto é realizado por alternada ativação e desativado de um primeiro e de um segundo alinhador de fase respectivamente, baseado sobre monitorar uma tensão controlada por retardo do alinhador de fase ativo. Estes alinhadores de fase cada um utiliza linhas de retardo diferencial que são constituídas de elementos de retardo diferencial (DDE), que por sua vez são constituídos de pares de dispositivos inversores (INV1, INV2), onde ambos os dispositivos de cada par tem um retardo controlável para flancos positivos e uma função restauradora de forma de pulso para flancos negativos, alternativamente um retardo controlável para flancos negativos e uma função restauradora de forma de pulso para flancos positivos. Devido a cada DDE ser construído simetricamente, a realimentação das saídas Q e [Q] no INV2 pode ser facilmente efetuada para as entradas FB e [FB] no INV1, e das saídas Q e [Q] no INV1 num elemento de retardo (dde) podem ser facilmente realimentadas às entradas FB e [FB] respectivamente no INV2 no elemento de retardo precedente (DDE). Devido à via de realimentação rapidamente alterar o flanco de rampa para nível lógico pleno assim que a tenção de valor limiar tiver sido atingida no dispositivo inversor, o estágio precedente é preparado para a função de restauração que terá o flanco de dados seguinte, dessa forma evitando efeitos de interferência.