CIRCUITO DESMULTIPLEXADOR E MULTIPLEXADOR DE BIT, CIRCUITO DE LINHA DE RETARDO E CIRCUITO MULTIPLICADOR DE RELÓGIO

IPC Classification

Priority claims

Abstract

Patente de Invenção "CIRCUITO DESMULTIPLEXADOR E MULTIPLEXADOR DE BIT, CIRCUITO DE LINHA DE RETARDO E CIRCUITO MULTIPLICADOR DE RELÓGIO". Ampresente invenção trata de um circuito desmultiplexador de bit, compreendendo um gerador de sinais de relógio interno (50) o qual por intermédio de um sinal de relógio de referência (CKin) gera um número de sinais de relógio acuradamente mutuamente retardados (56, 58, 60, 62). Os dispositivos de alinhar relógio (52) são controlados por dados seriais entradas (Din) para proporcionar, por ógio diferentemente ajustados em fase, as posições de fase dos quais são estabelecidas nanintermédio dos sinais de relógio retardados (56, 58, 60, 62) um número de sinais de relógio diferentemente ajustados em fase, as posições de fase dos quais são estabelecidas na dependência da posição de fase de dados entrantes. Primeiros dispositivos desmultiplexadores (86, 88, 90, 92) convertem, por intermédio dos sinais de relógio diferentemente ajustados em fase, os dados seriais entrantes em um fluxo de dados paralelo. Segundos dispositivos desmultiplexadores (86, 94, 96, 98) alinham, por intermédio de um dos sinais de relógio diferentemente ajustados em fase, este fluxo de dados em dados paralelos que saem (D1, D2, D3, D4). A invenção refere-se também a um circuito multiplexador e linha de retardo e circuitos multiplicadores de relógio.