ARQUITETURA ENFILEIRADA DE AUTOTESTE INTEGRADO (BIST) PARA TESTAR MÓDULOS DE MEMÓRIA DISTRIBUÍDOS

IPC Classification

Priority claims

Abstract

"ARQUITETURA ENFILEIRADA DE AUTOTESTE INTEGRADO (BIST) PARA TESTAR MÓDULOS DE MEMÓRIA DISTRIBUÍDOS". Uma arquitetura de autoteste integrado (BIST) hierárquica e distribuída para testar a operação de um ou mais módulos de memória é descrita. Como descrita, a arquitetura inclui três fileiras de abstração: um controlador BIST centralizado, um conjunto de seqüenciadores, e um conjunto de interfaces de memória acoplado aos módulos de memória. O controlador BIST armazena um conjunto de comandos que geralmente define um algoritmo para teste dos módulos de memória sem referências às características físicas ou exigências de temporização dos módulos de memória. Os seqüenciadores recebem os comandos e geram seqüências das operações de memória de acordo com as exigências de temporização dos vários módulos de memória. As interfaces de memória aplicam as operações de memória ao módulo de memória de acordo com as características físicas do módulo de memória, por exemplo, pela tradução dos sinais de endereço e dados com base na disposição de fileira e coluna dos módulos de memória para alcançar os padrões de bit descritos pelos comandos.