Esvaziamento lento de armazenamentos temporários de pesquisa paralela de tradução

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Abstract

"ESVAZIAMENTO LENTO DE ARMAZENAMENTOS TEMPORÁRIOS DE PESQUISA PARALELA DE TRADUÇÃO". Trata-se de um controle de tradução de endereço (ATC) que limita os mapeamentos entre endereços virtual e físico de modo a implementar uma política de acesso à memória. Cada processador em um sistema com múltiplos processadores mantém uma memória intermediária de tradução de exame à distância (TLB) que coloca no cache mapeamentos para acelerar a tradução dos endereços virtuais. Cada processador também mantém um contador. Cada vez que a TLB de um processador é esvaziada, o contador do processador é incrementado. Quando uma ligação para uma página é removida de um mapa de tradução de endereço, os valores de contador para todos os processadores são gravados. Quando esta página é acessada por um processador, os valores de contador gravados são comparados com o valor corrente do contador do processador para determinar se a TLB do processador foi esvaziada desde que a ligação com a página foi removida a partir do mapa. Uma operação de esvaziamento de TLB onerosa é retardada até necessário, mas ainda ocorre cedo o suficiente para impedir uma entrada da TLB invalidada de ser utilizada para violar a política de acesso.