ARQUITETURA DE MEMÓRIA SRAM COM PEGADA REDUZIDA

IPC Classification

Priority claims

Abstract

ARQUITETURA DE MEMÓRIA SRAM COM PEGADA REDUZIDA.Um IC inclui um primeiro bloco de memória, um segundo bloco de memória, e uma primeira célula de limite de memória entre o primeiro bloco de memória e o segundo bloco de memória. A primeira célula de borda de memória inclui uma primeira tampa de extremidade de núcleo de memória para o primeiro bloco de memória em um primeiro lado da célula. A primeira célula de borda de memória inclui uma segunda tampa de extremidade de núcleo de memória para o segundo bloco de memória em um segundo lado da célula. O segundo lado é oposto ao primeiro lado. A primeira célula de borda de memória inclui, adicionalmente, uma parte de espaço de memória entre a primeira tampa de extremidade de núcleo de memória e a segunda tampa de extremidade de núcleo de memória. A parte de espaço de memória fornece um espaço entre a primeira tampa de extremidade de núcleo de memória e a segunda tampa de extremidade de núcleo de memória.