Concessão da patente
#16.1
Prazo de Validade: 20 (vinte) anos contados a partir de 14/04/2016, observadas as condições legais
05/02/2023
RPI 2730
Application data
Number
112018012323Type
Filing
Publication
PCT
CN2016079222 The patent was granted on 05/02/2023 and is in force until 04/14/2036. Until then, no one may make, use or sell the invention in Brazil without the owner's authorisation.
Protection valid until:04/14/2036
Latest action published by the INPI: 05/02/2023. We update with every new RPI gazette, published weekly.
Applicants
NR ELECTRIC CO., LTD
CN
NR ENGINEERING CO., LTD.
CN
Inventors
C. Y. (pessoa física)
CN
L. D. (pessoa física)
CN
L. G. (pessoa física)
CN
L. X. (pessoa física)
CN
L. Y. (pessoa física)
CN
W. J. (pessoa física)
CN
X. Z. (pessoa física)
CN
Y. M. (pessoa física)
CN
Z. T. (pessoa física)
CN
Z. Y. (pessoa física)
CN
Z. Q. (pessoa física)
CN
IPC Classification
Priority claims
CN
201510945548.8 · 12/16/2015
Abstract
?APARELHO E MÉTODO PARA ASSEGURAR CONFIABILIDADE DE DISPARO DE PROTEÇÃO DE SUBESTAÇÃO INTELIGENTE?, por tratar-se a presente invenção de um aparelho e método para assegurar a confiabilidade de um disparo de proteção de uma subestação inteligente. O aparelho compreende uma CPU principal e uma CPU auxiliar conectadas juntas, e um FPGA principal e um FPGA auxiliar conectados juntos, em que tanto o FPGA principal como o FPGA auxiliar são conectados a uma camada física de um aparelho de proteção, e tanto a CPU principal como a CPU auxiliar são conectadas a uma extremidade de saída de dados de monitoramento de um dispositivo protegido. O método compreende: a CPU principal que envia um resultado de processamento para o FPGA principal, a CPU auxiliar que envia o resultado de processamento para o FPGA auxiliar, e o FPGA auxiliar que sincroniza informações atuais com o FPGA principal após o recebimento de informações enviadas pela CPU auxiliar; e quando o FPGA principal recebe informações de disparo, o FPGA principal compara a consistência de informações de disparo atuais obtidas a partir da CPU principal com aquela de informações de disparo atuais obtidas a partir do FPGA auxiliar, e se as duas forem consistentes, o FPGA principal envia as informações recebidas a partir da CPU principal para o aparelho de proteção, de outro modo, descarta as informações recebidas a partir da CPU principal. De acordo com a presente invenção, uma habilidade antifalha de operação de um aparelho de proteção é aperfeiçoada, e é assegurado que o aparelho não pode causar um movimento falso de um dispositivo primário devido a um erro desconhecido em que um dispositivo de hardware, perturbações de evento único (SEU), etc. falha.
Publications in the Brazilian Industrial Property Gazette (RPI).
#16.1
Prazo de Validade: 20 (vinte) anos contados a partir de 14/04/2016, observadas as condições legais
05/02/2023
RPI 2730
#9.1
03/07/2023
RPI 2722
#6.1
11/08/2022
RPI 2705
#6.21
07/14/2020
RPI 2584
#1.3
12/04/2018
RPI 2500
#1.1
06/26/2018
RPI 2477
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