PROCESSO PARA REDUZIR INSTABILIDADE NO TEMPO DE ESPERA EM UM SISTEMA QUE UTILIZA SINCRONIZAÇÃO POR RECHEIO DE BIT E EM UM SINCRONIZADOR, CIRCUITO SINCRONIZADOR, E, REDE DE TELECOMUNICAÇÕES

IPC Classification

Priority claims

Abstract

''PROCESSO PARA REDUZIR INSTABILIDADE NO TEMPO DE ESPERA EM UM SISTEMA QUE UTILIZA SINCRONIZAÇÃO POR RECHEIO DE BIT E EM UM SINCRONIZADOR, CIRCUITO SINCRONIZADOR, E, REDE DE TELECOMUNICAÇÕES''. Circuitos e processos são descritos, os quais reduzem a instabilidade de tempo de espera em um sincronizador/multiplexador utilizando uma comparação ''sub-bit'' de um relógio associado com uma corrente de dados não sincronizados e um relógio associado com uma corrente de dados sincronizados para gerar um nível de limiar para utilizar na determinação de quando rechear com bits a corrente de dados sincronizados. O termo ''sub-bit'' significa que a diferença de fase quando medida por meio de, por exemplo, da localização de indicadores associados com os dois relógios é precisa até uma função de um bit.