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Dado oficial do INPI

"SISTEMA E PROCESSO PARA PROVER ARBITRAGEM ESPECULATIVA PARA TRANSFERÊNCIA DE DADOS"

ArquivadaPatente de InvençãoPCT · US1998023459

Dados do pedido

Número

PI9814844

Tipo

Patente de Invenção

Depósito

04/11/1998

Publicação

03/10/2000

PCT

US1998023459

Andamento no INPI

  1. Depósito04/11/98
  2. Publicação03/10/00
  3. Arquivado
  4. Deferimento
  5. Concessão
  6. Em vigor

Pedido arquivado: a exigência técnica do INPI não foi cumprida no prazo (art. 36 da LPI). A tecnologia está em domínio público no Brasil.

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Última movimentação publicada pelo INPI: 11/05/2010. Atualizamos a cada nova RPI, publicada semanalmente.

Depositantes e inventores

Depositantes

U. C. (pessoa física)

US

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Inventores

D. K. (pessoa física)

US

D. M. (pessoa física)

US

J. S. (pessoa física)

US

M. B. (pessoa física)

US

Dados técnicos

Classificação IPC

Prioridades unionistas

US

08/964.630 · 05/11/1997

Resumo técnico

"SISTEMA E PROCESSO PARA PROVER ARBITRAGEM ESPECULATIVA PARA TRANSFERÊNCIA DE DADOS" Trata-se de um sistema e um processo para otimizar a quantidade de tempo que um dispositivo solicitante ( 540, 320) leva para receber dados (230) de uma unidade de armazenamento de memória (110) em um ambiente de transmissor com vários solicitantes. A presente invenção fornece um sinal de resposta unidirecional (740) denominado de sinal de aviso antecipado (740), enviado de uma unidade de armazenamento de memória (110) a um dispositivo (540, 320), algum tempo depois que o dispositivo (540, 320) tenha executado uma solicitação de busca de dados (230), para alertar o dispositivo (540, 320) de que os dados (230) estão chegando. Esse sinal de aviso antecipado (740) permite ao dispositivo (540, 320) arbitre pelo transmissor de dados (520, 340), de modo que quando os dados (230) chegam, o dispositivo (540, 320) terá propriedade exclusiva do transmissor de dados (520, 340) para aceitar os dados (230) imediatamente. A presente invenção compreende uma memória principal (110), uma memória cache (510), um ou mais módulos de processador (120), um ou mais módulos I/O (320), e um transmissor de aviso antecipado (710). A memória cache (510) é ligada à memória principal (110) por meio de transmissor de interface (130). Os módulos de processador (120) são ligados à memória cache (510) por meio de um transmissor de interface de processador (520). Os módulos I/O (320) são ligados à memória principal (110) por meio de um transmissor de interface I/O (340). Tantos os módulos de processador (120) quanto os módulos I/O incluem dispositivos para solicitar uma unidade de dados da memória principal. O transmissor de aviso antecipado (710) é ligado entre a memória principal (110) , a memória cache (510) e o módulo I/O (320).

Histórico de despachos

Publicações na Revista da Propriedade Industrial (RPI).

Arquivamento - Art. 36 §1° da LPI

#11.2

11/05/2010

RPI 2053

Exigência - art. 36 da LPI

#6.1

04/08/2009

RPI 2013

Retificação da notificação da fase nacional - PCT

#1.3.1

Referente a RPI 1552 de 03/10/2000 quanto ao item (22)

24/12/2002

RPI 1668

Notificação de entrada na fase nacional - PCT

#1.3

03/10/2000

RPI 1552

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