Arquivamento - Art. 36 §1° da LPI
#11.2
06/08/2002
RPI 1648
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Dado oficial do INPI
PROCESSO DE RETARDAR UM SINAL DE ENTRADA PERIÓDICO BINÁRIO, E, CIRCUITO DE PROCESSAMENTO DE SINAL DIGITAL
ArquivadaPatente de InvençãoPCT · SE1994000088
Dados do pedido
Número
PI9406373Tipo
Patente de Invenção
Depósito
04/02/1994
Publicação
16/01/1996
PCT
SE1994000088 Andamento no INPI
- Depósito04/02/94
- Publicação16/01/96
- Arquivado
- Deferimento
- Concessão
- Em vigor
Pedido arquivado: a exigência técnica do INPI não foi cumprida no prazo (art. 36 da LPI). A tecnologia está em domínio público no Brasil.
Falar com um especialistaÚltima movimentação publicada pelo INPI: 06/08/2002. Atualizamos a cada nova RPI, publicada semanalmente.
Depositantes e inventores
Depositantes
T. E. (pessoa física)
SE
Inventores
N. L. (pessoa física)
SE
Dados técnicos
Classificação IPC
Prioridades unionistas
SE
9300624-5 · 24/02/1993
Resumo técnico
Patente de Invenção "PROCESSO DE RETARDAR UM SINAL DE ENTRADA PERIÓDICO BINÁRIO, E, CIRCUITO DE PROCESSAMENTO DE SINAL DIGITAL". A invenção se refere a um circuito de processamento de sinal para retardar um sinal de entrada periódico binário (SO). Três dispositivos de retardo ligados em série (D1-D3) produzem sinai de saída (S1-S3) que estão retardados em relação ao sinal de entrada (SO). O retardo dos dispositivos de retardo (D1-D3) pode ser controlado a um grau muito elevado de precisão, sendo que os dispositivos de retardo (D1-D3) incluem uma pluralidade de elementos de retardo ligados em série idênticos entre si (20A-24A) que são fabricados ao mesmo tempo por etapas de processo comuns no mesmo processo de semicondutor. Um meio de controle (1) compara num detector de fase (2) a fase do sinal de entrada (SO) com a fase do sinal de saída (S3) proveniente do último dispositivo de retardo (D3), e em função do mesmo fornece sinais de controle (V0-V4) ao dispositivos de retardo. Estes sinais de controle controlam os dispositivos de retardo (D1-D3) de uma maneira tal que um número igual de elementos de retardo (20a-24a) será ativado em cada um dos dispositivos de retardo (D1-D3), de modo que os dispositivos de retardo terão o mesmo retardo entre si. O retardo entre o sinal de entrada (SO) e o último sinal de saída (S3) supera um meio período, porém é menor que um e meio períodos do sinal de entrada (SO) na primeira sequencia reguladora, e o retardo total atinge um período do sinal de entrada (SO) numa segunda sequencia reguladora.
Histórico de despachos
Publicações na Revista da Propriedade Industrial (RPI).
Exigência - art. 36 da LPI
#6.1
09/10/2001
RPI 1605
Notificação de entrada na fase nacional - PCT
#1.3
16/01/1996
RPI 1311
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