CIRCUITO MULTIPLEXADOR DE SINAL DE RELÓGIO ISENTO DE GLITCH E MÉTODO DE OPERAÇÃO

Classificação IPC

Prioridades unionistas

Resumo técnico

CIRCUITO MULTIPLEXADOR DE SINAL RELÓGIO ISENTO DE GLITCH E MÉTODO DE OPERAÇÃO. Técnicas para o projeto e uso de um processador de sinais digitais, incluindo (porém não limitado a) para processamento de transmissões em um sistema de comunicações (por exemplo, CDMA). Glitch reduzido ocorre na comutação a partir de uma primeira entrada de relógio para uma segunda entrada de relógio que aciona um multiplexador de relógio. O multiplexador de relógio recebe uma primeira entrada de relógio e provê uma saída de relógio e determina um nível de saída de fase baixa na saída de relógio em resposta a um nível de entrada de fase baixa na primeira saída de relógio. Por um período de tempo limitado, um nível de saída de fase baixa é forçado independente no nível de fase do primeiro sinal de entrada de relógio. O multiplexador de relógio recebe uma segunda entrada de relógio e determina um nível de entrada de fase baixa no segundo sinal de entrada de relógio. A comutação para fornecer a saída de relógio em resposta à segunda entrada de relógio ocorre durante o nível de entrada de fase baixa no segundo sinal de entrada de relógio. A seguir, a saída do multiplexador de relógio segue o nível de fase do segundo sinal de relógio.