CIRCUITO DE GERENCIAMENTO EM CACHE DE MEMÓRIA DE ACESSO ALEATÓRIO DINÂMICA (DRAM), MÉTODO PARA FORNECER GERENCIAMENTO EM CACHE DRAM E MEMÓRIA LEGÍVEL POR COMPUTADOR

Classificação IPC

Prioridades unionistas

Resumo técnico

Trata-se de fornecer o gerenciamento de cache de memória de acesso aleatório dinâmica (DRAM) escalonável com o uso de caches de indicador de cache de DRAM. Em um aspecto, um circuito de gerenciamento de cache de DRAM é fornecido para gerenciar acesso a um cache de DRAM na memória de alta largura de banda. O circuito de gerenciamento de cache de DRAM compreende um cache de indicador de cache de DRAM, que armazena entradas de tabela mestre que são lidas a partir de uma tabela mestre em uma DRAM de memória de sistema e que contém indicadores de cache de DRAM. Os indicadores de cache de DRAM possibilitam que o circuito de gerenciamento de cache de DRAM determine se uma linha de memória na DRAM de memória de sistema é armazenada em cache no cache de DRAM da memória de alta largura de banda, e, caso seja, em cujo modo do cache de DRAM a linha de memória é armazenada. Com base no cache de indicador de cache de DRAM, o circuito de gerenciamento de cache de DRAM pode determinar se emprega o cache de DRAM e/ou a DRAM de memória de sistema para realizar uma operação de acesso de memória de uma maneira ideal.