(11) 98705-3426
TrademarkIQ íconeTrademarkIQ
Voltar para busca
Dado oficial do INPI

DISPOSITIVO E PROCESSO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO

ConcedidaPatente de Invenção

Dados do pedido

Patente de Invenção DISPOSITIVO E PROCESSO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO de CENTRO NACIONAL DE TECNOLOGIA ELETRÔNICA  AVANÇADA S.A. — IPC G01R 31/26
Patente de Invenção DISPOSITIVO E PROCESSO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO de CENTRO NACIONAL DE TECNOLOGIA ELETRÔNICA AVANÇADA S.A. — IPC G01R 31/26. Figura publicada pelo INPI na Revista da Propriedade Industrial.

Número

102016018166

Tipo

Patente de Invenção

Depósito

05/08/2016

Publicação

06/03/2018

Andamento no INPI

  1. Depósito05/08/16
  2. Publicação06/03/18
  3. Exame
  4. Deferimento02/01/24
  5. Concessão06/02/24
  6. Em vigor05/08/36

Patente concedida em 06/02/2024 e em vigor até 05/08/2036. Até lá, ninguém pode fabricar, usar ou vender a invenção no Brasil sem autorização do titular.

Proteção válida até:05/08/2036

Deixe seu contato e avisamos você

Acompanhamos as publicações do INPI e avisamos assim que houver movimentação neste processo.

Usamos seus dados apenas para este aviso.

Última movimentação publicada pelo INPI: 06/02/2024. Atualizamos a cada nova RPI, publicada semanalmente.

Depositantes e inventores

Depositantes

CENTRO NACIONAL DE TECNOLOGIA ELETRÔNICA AVANÇADA S.A.

RS, BR

Ver toda a carteira desta empresa

Inventores

A. C. (pessoa física)

BR

D. L. (pessoa física)

BR

E. C. (pessoa física)

BR

J. F. (pessoa física)

BR

J. J. (pessoa física)

BR

M. L. (pessoa física)

BR

Dados técnicos

Classificação IPC

Resumo técnico

MECANISMO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO E PROCEDIMENTO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO. Novo mecanismo e procedimento para teste estrutural simultâneo e serial de circuitos integrados em lâmina de silício (wafer), o qual propõe uma solução completa, simples e de baixo custo para teste dos circuitos integrados que possibilita a realização do teste estrutural simultâneo de vários circuitos em um wafer, mantendo a capacidade de qualquer teste serial desses circuitos, reduzindo drasticamente o tempo de teste de produção de circuitos integrados que atualmente é muito alto e que causa grande impacto no custo dos mesmos. Tendo como proposta reduzir o tempo de teste de produção de circuitos integrados, através da execução simultânea do teste estrutural de vários circuitos integrados; reduzir o custo de circuitos integrados, através da diminuição do tempo de teste de produção; aumentar a competitividade dos produtos, através da redução de custo; diminuir o tempo até a venda (?Time-To-Market?), através da utilização do mesmo mecanismo de teste para testes de prototipação (bringup) e produção; e aumentar a vazão da testadora de circuitos integrados, através da execução simultânea de testes estruturais.

Histórico de despachos

Publicações na Revista da Propriedade Industrial (RPI).

Concessão da patente

#16.1

Prazo de Validade: 20 (vinte) anos contados a partir de 05/08/2016, observadas as condições legais

06/02/2024

RPI 2770

Deferimento

#9.1

02/01/2024

RPI 2765

Conhecimento de parecer técnico

#7.1

06/06/2023

RPI 2735

Exigência preliminar (variante)

#6.22

09/08/2022

RPI 2692

Publicação do pedido de patente

#3.1

06/03/2018

RPI 2461

Pedido de patente depositado

#2.1

18/10/2016

RPI 2389

Requerimento de pedido de patente

#2.10

Número de Protocolo 870160042112 em 05/08/2016 02:47(WB).

16/08/2016

RPI 2380

Monitoramento de patentes

Acompanhe esta patente em tempo real.

Receba alertas de despachos, decisões e vencimentos do INPI para o seu portfólio.