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Brevetto per invenzione112025024461

SISTEMA DE AVIÔNICA, E, MÉTODO PARA GERENCIAR ACESSOS DE ENTRADA E SAÍDA CONTROLADOS POR ACESSO DIRETO À MEMÓRIA A PERIFÉRICOS

LEONARDO S.P.A.

Em AnáliseIPC G06F 13/16PCT

Stato presso l'INPI

Esame non ancora richiesto
  1. Deposito10/05/24

O exame técnico ainda não foi requerido. Sem esse requerimento até 10/05/2027, o pedido é arquivado em definitivo (art. 33 da LPI).

Termine per richiedere l'esame:10/05/2027(mancano 187 giorni)

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Ultimo atto pubblicato dall'INPI: 20/10/2026. Aggiorniamo a ogni nuova RPI, pubblicata settimanalmente.

Dati tecnici

Abstract

Um sistema de aviônica (1) compreendendo recursos de processamento eletrônico (2) incluindo um processador multinúcleo (3) com uma pluralidade de núcleos (4), em cada um dos quais uma ou mais aplicações de software podem ser armazenadas e executadas, e uma memória cache (5) organizada em linhas de cache (12); uma memória do sistema (7) organizada em bancos de memória (13); e um barramento do sistema (9) através do qual o processador multinúcleo (3) pode acessar a memória do sistema (7). Os bancos de memória (13) compreenderem bancos de memória não compartilhados (13a) atribuídos aos núcleos (4) do processador multinúcleo (3) para a execução da(s) respectiva(s) aplicação(ões) de software. Os bancos de memória não compartilhados (13a) são particionados entre os núcleos (4) do processador multinúcleo (3) de forma que cada banco de memória não compartilhado (13a) seja atribuído exclusivamente a, e acessível por, apenas um núcleo (4), de modo que cada núcleo (4) seja atribuído a, e possa acessar, um ou mais bancos de memória não compartilhados (13a) que são diferentes daqueles atribuídos a, e acessíveis por, os outros núcleos (4). Os bancos de memória (13) compreendem adicionalmente bancos de memória compartilhados (13b) compartilhados entre os núcleos (4) do processador multinúcleo (3) para compartilhamento de dados entre as aplicações de software executadas pelos núcleos (4). Cada banco de memória compartilhado (13b) compreende um buffer de linha (14) atuando como um cache dentro do banco de memória compartilhado (13b) e um semáforo de linha associado (20) ajustável seletivamente para fazer com que o buffer de linha associado (14) seja gravável por uma aplicação de software produtor de dados que precisa gravar dados no buffer de linha (14) e para impedir que ele seja lido por aplicações de software consumidor de dados durante a gravação do buffer de linha (14) e, respectivamente, para ser lido por uma única ou diferentes aplicações de software consumidor de dados que precisam ler dados do buffer de linha (14).

Rivendicazioni di priorità

EP

23172596.1 · 10/05/2023

IT

102024000007477 · 04/04/2024

IT

102024000007480 · 04/04/2024

IT

102024000007483 · 04/04/2024

IT

102024000007504 · 04/04/2024

IT

102024000007507 · 04/04/2024

Storico delle procedure

Pubblicazioni nella Gazzetta Brasiliana della Proprietà Industriale (RPI).

20/10/2026

RPI 2911

Notificação de entrada na fase nacional - PCT

1.3

18/11/2025

RPI 2863

Alteração de dados cadastrais

1.1