PROCESSO DE RETARDAR UM SINAL DE ENTRADA PERIÓDICO BINÁRIO, E, CIRCUITO DE PROCESSAMENTO DE SINAL DIGITAL

IPC Classification

Priority claims

Abstract

Patente de Invenção "PROCESSO DE RETARDAR UM SINAL DE ENTRADA PERIÓDICO BINÁRIO, E, CIRCUITO DE PROCESSAMENTO DE SINAL DIGITAL". A invenção se refere a um circuito de processamento de sinal para retardar um sinal de entrada periódico binário (SO). Três dispositivos de retardo ligados em série (D1-D3) produzem sinai de saída (S1-S3) que estão retardados em relação ao sinal de entrada (SO). O retardo dos dispositivos de retardo (D1-D3) pode ser controlado a um grau muito elevado de precisão, sendo que os dispositivos de retardo (D1-D3) incluem uma pluralidade de elementos de retardo ligados em série idênticos entre si (20A-24A) que são fabricados ao mesmo tempo por etapas de processo comuns no mesmo processo de semicondutor. Um meio de controle (1) compara num detector de fase (2) a fase do sinal de entrada (SO) com a fase do sinal de saída (S3) proveniente do último dispositivo de retardo (D3), e em função do mesmo fornece sinais de controle (V0-V4) ao dispositivos de retardo. Estes sinais de controle controlam os dispositivos de retardo (D1-D3) de uma maneira tal que um número igual de elementos de retardo (20a-24a) será ativado em cada um dos dispositivos de retardo (D1-D3), de modo que os dispositivos de retardo terão o mesmo retardo entre si. O retardo entre o sinal de entrada (SO) e o último sinal de saída (S3) supera um meio período, porém é menor que um e meio períodos do sinal de entrada (SO) na primeira sequencia reguladora, e o retardo total atinge um período do sinal de entrada (SO) numa segunda sequencia reguladora.