PROCESSO E APARELHO DECODIFICADOR E CODIFICADOR DE IMAGEM.

IPC Classification

Priority claims

Abstract

Patente de Invenção " PROCESSO E APARELHO DECODIFICADOR DE IMAGEM, E, PROCESSO E APARELHO CODIFICADOR DE IMAGEM". De acordo com a presente invenção, em um aparelho decodificador de imagem animada, um báfer MB (Macro Bloco) (111) é proporcionada para desse modo absorver a diferença entre a velocidade de leitura do cicuito IDCT (Transformação Cosseno Discreta Inversa) (110) e a velocidade de inscrição na memória de quadro de referência (117) da seção compensadora de movimento, e a báfer de inscrição DRAM (115) é prevista para dessa maneira realizar o ajuste de temporização entre operações de leitura e gravação com respeito à memória de quadro de referência (117). Isto é, o circuito somador (114) soma o sinal de macro bloco preditivo S10 da memória de quadro de referência (117) e o sinal de saída S9 da báfer MB (111) para inscrever o sinal somado na báfer de inscrição DRAM (115). A báfer de inscrição DRAM (115) retém os dados por um período de tempo até a memória de quadro de referência (117) completar a preparação para a operação de inscrição para inscrever aqueles dados na memória de quadro de referência (117). Assim, uma báfer DRAM econômica pode ser usada como a memória de quadro de referência. No caso onde a velocidade leitura/gravação da memória de quadro de referência (117) é mais alta que a velocidade do circuito ( IDCT (110), um banco (116) é proporcionado dentro da memória de inscrição DRAM (115). Assim, uma vez que a operação de leitura-emissão de dados introduzidos neste banco (116) é completada antes dos dados seguintes serem recebidos, quando os dados do bloco seguinte são introduzidos, a báfer (115) está em um estado vazio. Pela implementação deste tipo, a capacidade de memória necessária para ajuste de temporização poder ser reduzido. Assim, a redução da escala de hardware pode ser realizada.