MÉTODO E EQUIPAMENTO PARA REALIZAR DECODIFICAÇÃO POR VERIFICAÇÃO DE PARIDADE DE BAIXA DENSIDADE (LDPC) E MEMÓRIA LEGÍVEL POR COMPUTADOR

IPC Classification

Priority claims

Abstract

Certos aspectos da presente revelação geralmente referem-se aos métodos e aparelhos para decodificar códigos de verificação de paridade de baixa densidade (LDPC) e, mais particularmente, a uma arquitetura de decodificador de LDPC em camadas profundamente divididas para altas capacidades de processamento de decodificação que resolve problemas de consistência e conflito. Aspectos da presente revelação apresentam técnicas para mitigar atrasos de pipeline, por exemplo, relaxando a dependência entre atualizar LLRs de bit e computar mensagens de nó de verificação, de modo que para uma linha específica, o processamento de nó de verificação pode usar a última LLR de bit disponível (por exemplo, LLRs de bits desatualizados) em vez de esperar que as atualizações mais recentes (por exemplo, LLRs de bits atualizados) ocorram. Os conflitos de consistência de memória são evitados armazenando as últimas LLRs de bits disponíveis em uma memória LLR e atualizando as LLRs de bit com a diferença entre as mensagens de nó de verificação antigas e novas. Além disso, dividir logicamente a memória LLR em bancos duplos permite que o decodificador leia ou grave em ambos os bancos de memória ao mesmo tempo, aumentando assim a largura de banda de leitura/gravação. Vantajosamente, escolher a ordem de cálculo da matriz de verificação de paridade (PCM), ordenar as mensagens do nó de verificação e as atualizações de LLR de bit na memória e/ou escolher um banco de memória para armazenar as mensagens do nó de verificação e atualizações de LLR de bit baseadas, por exemplo, em dependências entre linhas na PCM alivia conflitos de memória/erros de consistência e reduz atrasos de processamento de pipeline.