MÉTODO EM UM CIRCUITO RECEPTOR DE PROCESSAMENTO DE UM SINAL

IPC Classification

Priority claims

Abstract

É descrito um circuito receptor que compreende um circuito de conversor analógico para digital (ADC) que tem uma entrada analógica, uma entrada de relógio e uma saída digital, e um circuito divisor de relógio que tem uma entrada de relógio de referência e uma entrada seletora de fase, e que tem uma saída de relógio acoplada na entrada de relógio do circuito ADC. O circuito divisor de relógio é configurado para dividir um sinal de relógio de referência acoplado na entrada de relógio de referência em uma frequência de relógio de referência, para produzir um sinal de saída de relógio em uma frequência de relógio ADC, na saída de relógio, de maneira tal que a frequência de relógio de referência seja um múltiplo de número inteiro N da frequência de relógio ADC. O circuito divisor de relógio é adicionalmente configurado para selecionar a partir de uma pluralidade de fases selecionáveis do sinal de saída de relógio, responsivo a um sinal seletor de fase aplicado na entrada seletora de fase.