ALOCAÇÃO EM MASSA DE BLOCOS DE INSTRUÇÃO EM UMA JANELA DE INSTRUÇÃO DO PROCESSADOR

IPC Classification

Priority claims

Abstract

A presente invenção refere-se a um núcleo do processador em uma microarquitetura com base no bloco de instrução que inclui uma unidade de controle que aloca instruções em uma janela de instrução em massa obtendo blocos de instruções e recursos associados incluindo bits de controle e operandos simultaneamente. Tal alocação em massa suporta eficiência elevada nas operações do núcleo do processador permitindo o gerenciamento consistente e a implementação da política por todas as instruções no bloco durante a execução. Por exemplo, quando um bloco de instrução se ramifica, pode ser reutilizado em um processo de atualização em vez de ser reobtido do cache de instrução. Como todos os recursos para este bloco de instrução estão em um local, as instruções podem permanecer no lugar e apenas os bits válidos precisam ser apagados. A alocação em massa também facilita o compartilhamento do operando por instruções em um bloco e troca de mensagens explícitas entre as instruções.