JANELA DE INSTRUÇÕES E BUFFER DE OPERANDOS DE PROCESSADOR DISSOCIADOS

IPC Classification

Priority claims

Abstract

A presente invenção refere-se a um núcleo processador em uma microarquitetura baseada em bloco de instruções que é configurado de modo que uma janela de instruções e buffers de operandos sejam dissociados para operação independente em que instruções no bloco não estão amarradas com os recursos tais como bits de controle e operandos que são mantidos nos buffers de operandos. Ao invés disso, são estabelecidos ponteiros entre as instruções no bloco e os recursos de modo que o estado pode ser estabelecido para um bloco de instruções regenerado (isto é, um bloco de instruções que é reutilizado sem buscar novamente o mesmo a partir de uma cache de instruções) por seguir os ponteiros. Tal separação da janela de instruções do espaço de operandos pode proporcionar maior eficiência do processador, particularmente em arranjos com vários núcleos onde a regeneração é utilizada (por exemplo, quando executando código de programa que utiliza laços fechados), devido aos operandos e bits de controle serem pré-validados.