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Official data from INPI

DISPOSITIVO E PROCESSO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO

ConcedidaInvention Patent

Application data

Invention Patent DISPOSITIVO E PROCESSO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO de CENTRO NACIONAL DE TECNOLOGIA ELETRÔNICA  AVANÇADA S.A. — IPC G01R 31/26
Invention Patent DISPOSITIVO E PROCESSO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO de CENTRO NACIONAL DE TECNOLOGIA ELETRÔNICA AVANÇADA S.A. — IPC G01R 31/26. Drawing published by the INPI in the Industrial Property Gazette.

Number

102016018166

Type

Invention Patent

Filing

08/05/2016

Publication

03/06/2018

Progress at the INPI

  1. Filing08/05/16
  2. Publication03/06/18
  3. Examination
  4. Allowance01/02/24
  5. Grant02/06/24
  6. In force08/05/36

The patent was granted on 02/06/2024 and is in force until 08/05/2036. Until then, no one may make, use or sell the invention in Brazil without the owner's authorisation.

Protection valid until:08/05/2036

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Latest action published by the INPI: 02/06/2024. We update with every new RPI gazette, published weekly.

Applicants and inventors

Applicants

CENTRO NACIONAL DE TECNOLOGIA ELETRÔNICA AVANÇADA S.A.

RS, BR

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Inventors

A. C. (pessoa física)

BR

D. L. (pessoa física)

BR

E. C. (pessoa física)

BR

J. F. (pessoa física)

BR

J. J. (pessoa física)

BR

M. L. (pessoa física)

BR

Technical data

IPC Classification

Abstract

MECANISMO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO E PROCEDIMENTO DE TESTE ESTRUTURAL SIMULTÂNEO E SERIAL DE CIRCUITOS INTEGRADOS EM LÂMINA DE SILÍCIO. Novo mecanismo e procedimento para teste estrutural simultâneo e serial de circuitos integrados em lâmina de silício (wafer), o qual propõe uma solução completa, simples e de baixo custo para teste dos circuitos integrados que possibilita a realização do teste estrutural simultâneo de vários circuitos em um wafer, mantendo a capacidade de qualquer teste serial desses circuitos, reduzindo drasticamente o tempo de teste de produção de circuitos integrados que atualmente é muito alto e que causa grande impacto no custo dos mesmos. Tendo como proposta reduzir o tempo de teste de produção de circuitos integrados, através da execução simultânea do teste estrutural de vários circuitos integrados; reduzir o custo de circuitos integrados, através da diminuição do tempo de teste de produção; aumentar a competitividade dos produtos, através da redução de custo; diminuir o tempo até a venda (?Time-To-Market?), através da utilização do mesmo mecanismo de teste para testes de prototipação (bringup) e produção; e aumentar a vazão da testadora de circuitos integrados, através da execução simultânea de testes estruturais.

Prosecution history

Publications in the Brazilian Industrial Property Gazette (RPI).

Concessão da patente

#16.1

Prazo de Validade: 20 (vinte) anos contados a partir de 05/08/2016, observadas as condições legais

02/06/2024

RPI 2770

Deferimento

#9.1

01/02/2024

RPI 2765

Conhecimento de parecer técnico

#7.1

06/06/2023

RPI 2735

Exigência preliminar (variante)

#6.22

08/09/2022

RPI 2692

Publicação do pedido de patente

#3.1

03/06/2018

RPI 2461

Pedido de patente depositado

#2.1

10/18/2016

RPI 2389

Requerimento de pedido de patente

#2.10

Número de Protocolo 870160042112 em 05/08/2016 02:47(WB).

08/16/2016

RPI 2380

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