CODIFICADOR, DECODIFICADOR E MÉTODO

IPC Classification

Priority claims

Abstract

RESUMOPatente de Invenção: "CODIFICADOR, DECODIFICADOR E MÉTODO".A presente invenção refere-se a um codificador (10) codifica dados (20, D1) para gerar dados codificados correspondentes (70, E2). O codificador (10) inclui uma unidade de análise (100) para analisar uma ou mais porções (40) dos dados (20, D1) a ser codificada, e para direcionar a uma ou mais porções (40) a uma ou mais unidades de codificação apropriadas (110), em que a uma ou mais unidades de codificação (110) são operáveis para codificar a uma ou mais porções (40) depois disso para gerar os dados codificados (70, E2). A uma ou mais unidades de codificação (110) são operáveis para empregar mutuamente algoritmos de codificação diferentes quando codificando a uma ou mais porções (40). Pelo menos uma unidade de codificação (110(i)) de uma ou mais unidades de codificação (110) é operável para computar valores de dados presentes em cada porção (40) recebidos depois disso, para subdividir os valores de dados em pelo menos dois conjuntos, para computar pelo menos um valor agregado para um determinado conjunto derivado dos valores de dados presentes em um determinado conjunto. Enquanto retendo uma máscara espacial (320) da porção (40), a máscara especial (320) e informação representativa dos valores agregados computada para os pelo menos dois conjuntos de dados está incluso nos dados codificados (70, E2). Um decodificador correspondente (25) para decodificar dados (70) gerados pelo codificador (10) executa um inverso das etapas de codificação empregadas no codificador (10). O codificador (10) e/ou o decodificador (25) são beneficamente implementados utilizando hardware eletrônico dedicado, por exemplo um circuito integrado digital personalizado, uma matriz de portal programável por campo (FPGA) ou similar. Alternativamente, ou adicionalmente, o codificador (10) e/ou o decodificador (25) podem ser implementados executando um ou mais produtos de software, armazenados em meio de armazenamento de dados legível por máquina não transitório, em hardware de computação acoplado em comunicação de dados com memória de dados. Opcionalmente, o hardware de computação é implementado como um processador (RISC) de conjunto de instrução reduzido de alta velocidade.